《Verilog HDL语言》实验教学大纲
发布人:系统管理员  发布时间:2014-09-19   浏览次数:3

 课程编号:17130552                              大纲执笔人:黄秋萍

课程名称:Verilog HDL语言                    大纲审批人:李富华
英文名称:Verilog HDL
课程学时:72学时                                        实验学时:18学时
实验室名称:微电子实验室
实验课性质:非独立设课
适用专业:微电子学和电子科学与技术
 
一、本课程实验教学目的与要求
通过实验要求学生掌握用Verilog HDL硬件描述语言进行集成电路设计的流程和方法。学会使用Max+plusⅡ设计软件,掌握从HDL源代码的输入→编译→仿真→管脚锁定→下载全过程。学会用ModelSim设计软件,用Verilog HDL编写测试码对设计模块进行仿真。 通过课程设计,学生全面掌握课程内容,在此基础上有一定程度提高。
 
二、主要仪器设备及现有台套数
PC,现有25台; EDA实验箱,现有8套;
 
三、实验课程内容和学时分配
序号
实验项目名称
目 的 要 求
学时
分配
实验
类型
每组
人数
必开、
选开
1
四位全加器设计
掌握设计流程
3
设计性实验
1
必开
2
十进制加/减计数器设计
编写测试码仿真
3
设计性实验
1
必开
3
课程设计
全面掌握、提高
12
设计性实验
5~6
必开
 
序号1、2、3适应微电子学和电子科学与技术专业。
 
四:实验项目的内容和要求
实验一
(1) 实验项目名称:四位全加器设计
(2) 实验内容:根据四位全加器的原理,写出四位全加器的Verilog HDL代码,用Max+plusⅡ的文本编辑器,输入四位全加器的Verilog HDL代码,编译纠错,仿真验证功能,选择器件,管脚锁定,下载到FPGA芯片,最终验证功能是否正确。
(3) 实验要求:具有Verilog HDL基本知识,具有一定分析问题解决问题能力,在编译和仿真过程中出现问题能想办法解决,最终由教师验收通过。(设计内容:四位全加器; 设计方法:Verilog HDL;设计工具:Max+plusⅡ)
实验二
(1) 实验项目名称:十进制加减计数器设计
(2)实验内容:根据十进制加/减计数器的要求,写出十进制加减计数器和它的测试代码;用ModelSim的文本编辑器,输入十进制加减计数器和它的测试代码;编译纠错;仿真验证功能;回到Max+plusⅡ选择器件,管脚锁定,下载到FPGA芯片,最终验证功能是否正确。
(3) 实验要求:具有Verilog HDL基本知识,具有一定分析问题解决问题能力,在编译和仿真过程中出现问题能想办法解决,最终由教师验收通过。(设计内容:十进制加/减计数器的模型和测试模型;设计方法:Verilog HDL;设计工具:Max+plusⅡ和ModelSim)
实验三
(1) 实验项目名称:课程设计
(2) 实验内容:数字秒表设计,多功能数字钟设计,彩灯控制器设计,交通灯控制器设计,密码锁设计。
(3) 实验要求:具有综合应用所学知识的能力,同组学员可以讨论,最终由教师验收通过。
 
五、考核方式
1、实验报告:
有设计代码,仿真结果,管脚排列,验证结果。
2、考核方式
(1)实验课的考核方式:教师验收评定成绩。
(2)实验课考核成绩:根据实验完成情况和实验报告是否完整确定,实验课成绩占课程总成绩的10%。
 
六、实验教材、参考书
1、教材:
《硬件描述语言实验指导》,曲波等,苏州大学出版社,2004出版。
2、参考书:
《Verilog HDL硬件描述语言》,J.Bhasker著,徐振林等译,机械工业出版社,2000出版。